TSMC, 하이엔드 ‘2nm 프로세스’ 세부 정보 공개TSMC는 ‘2nm N2’ 기술에 대한 추가 세부 정보를 공개하며 수율 및 성능 지표에서 엄청난 발전을 이루었다고 밝혔습니다. TSMC의 N2 나노시트 구현은 노드 성능을 크게 향상시켜 엄청난 잠재력을 보여주었습니다.
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대만 거대 TSMC의 2nm 공정은 성능과 효율성이 크게 향상될 것으로 예상되는 노드이기 때문에 시장에서 가장 기대되는 개발 중 하나입니다. 이 공정은 2025년 하반기 양산에 들어갈 것으로 예상되며, 2nm ‘나노시트’가 등장하는 샌프란시스코에서 열린 IEEE 전자소자국제회의(IEDM)에서 대만 거대기업이 브리핑을 통해 이전 세대 대비 2nm 성능을 입증했다. ‘가 브리핑의 하이라이트였습니다. 에 대한 정보를 얻었습니다.
이미지 출처: TSMC
TSMC는 2nm 공정이 15% 더 높은 성능과 최대 30% 더 낮은 전력 소비로 노드 효율성을 크게 향상시킨다고 강조합니다. 또한 이 프로세스는 GAA(All-Around Gate) 나노시트 트랜지스터와 N2 nanoflex를 사용하여 트랜지스터 밀도를 1.15배 증가시켰습니다. 이를 통해 제조업체는 다양한 로직 셀을 최소한의 시간에 통합하여 노드 성능을 최적화할 수 있습니다. 영역. 기존 FinFET 기술에서 독점적인 N2 “나노시트”로 전환하면 TSMC가 전류 흐름을 더 잘 제어할 수 있으며 제조업체는 프로세스 사용 사례에 따라 매개변수를 미세 조정할 수 있습니다. 끝났습니다. 이는 나노시트가 게이트로 둘러싸인 좁은 실리콘 리본 스택을 갖고 있어 궁극적으로 FinFET 구현에 비해 더 정밀한 제어가 가능하기 때문에 가능합니다.
이미지 출처: TSMC
이러한 방법을 채택한 TSMC의 N2는 특히 3nm 및 그 파생 제품과 비교할 때 성능이 약간 향상되었습니다. 그렇기 때문에 2nm 공정은 세대별 공정 개선을 통해 Apple, NVIDIA 등 업계 거대 기업의 대규모 채택이 예상됩니다. 하지만 이번 업그레이드로 TSMC의 N2 공정용 웨이퍼 가격도 상승할 것으로 예상돼 3nm 대비 원가가 10% 이상 급등할 것으로 예상된다. N2 웨이퍼의 가격은 TSMC가 조정하는 방식에 따라 개당 약 25,000~30,000달러가 될 수 있다고 합니다. 이는 약 20,000달러의 비용이 드는 3nm에 비해 크게 증가한 수치입니다. 초기 수율과 파일럿 생산을 고려할 때 최종 생산은 훨씬 더 제한적일 것이며 이는 초기에 프로세스 채택이 더 느려질 것임을 의미합니다. 출처: wccftech